几个时间概念

$T_{clk}$:时钟周期。两个时钟上升沿之间的时间。

$T_{co}$ / $T_{ctoq}$:寄存器更新延迟。clock output delay，时钟触发到数据输出的最大延迟时间。

$T_{gate}$ / $T_{data}$:逻辑门的延迟。一般包括传播延迟。

$T_{setup}$:触发器的建立时间。

$T_{hold}$:触发器的保持时间。

$T_{skew}$:时钟偏移。同一时钟到达不同的触发器的时钟引脚经历的路径可能存在差异，造成他们的时钟上升沿不是同时出现的，这种偏差称为时钟偏移。通过使用时钟树综合工具可以有效地减少时钟偏移，但是不能消除时钟偏移。

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前言

不忘出芯veriloig99题的58-61题是关于FIFO设计，包括同步FIFO，异步FIFO和FIFO最小深度计算等问题。

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简介

The Advanced Peripheral Bus(APB)is part of the Advanced Microcontroller Bus architecture (AMBA)protocol family. It defines a low-cost interface that is optimized for minimal consumption and reduced interface complexity.

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题目

用verilog实现PWM控制呼吸灯。呼吸周期2秒：1秒逐渐变亮，1秒逐渐变暗。系统时钟24MHz，pwm周期1ms，精度1us。

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前言

不忘出芯veriloig99题的31-37题是存储相关。

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题目

1. 什么是竞争和冒险？
2. 设计一个2-4译码器。
3. 输入一个8bit数，输出其中1的个数。如果只能使用1bit全加器，最少需要几个？
4. 如果一个标准单元库只有三个cell：2输入mux(o = s ？a ：b;)，TIEH(输出常数1)，TIEL(输出常数0)，如何实现以下功能？
   1. 反相器inv
   2. 缓冲器buffer
   3. 两输入与门and2
   4. 两输入或门or2
   5. 四输入的mux mux4
   6. 一位全加器 fa

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题目

1. 了解目录结构：与前端相关的比如文档(doc)，仿真模型(verilog/vhdl)，标准单元库(synopsys/symbols)。
2. 阅读文档transition time, propagation delay等参数的定义。
3. 阅读文档Power Dissipation/Calculation的描述。
4. 阅读文档Delay calculation的描述。
5. 提供了哪些类型的cell？
6. Verilog文件中包含了哪些信息？

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题目

1. 画一下电路图：CMOS反相器、与非门、或非门、三态输出门、漏极开路门。
2. 解释一下Vih，Vil，Vol，Voh，Vt，Iddq
3. CMOS反相器的速度与哪些因素有关？什么是转换时间（transition time）和传播延迟（propagation delay）？
4. CMOS反相器的功耗主要包括哪几部分？分别与哪些因素相关？
5. 什么是latch-up(闩锁效应)？
6. 相同面积的cmos与非门和或非门哪个更快？

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题目

1. bit, byte, word, dword, qword的区别。
2. 什么是原码，反码，补码，符号-数值码。以8bit为例，给出各自表示的数值范围。
3. 十进制转换为二进制编码： 127， （-127），127.375，（-127.375）
4. 设计BCD译码器，输入0~9。采用verilog描述并画出门级电路图。
5. 异步FIFO深度为17，如何设计地址格雷码？

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