Verilog99题-FIFO设计

用verilog实现 y(n) = x(n) + x(n-1) + x(n-2) + x(n-3) + x(n-4)+ x(n-5)+ x(n-6)+ x(n-7) 输入x是8bit无符号数。

用verilog实现 y(n) = 0.75*x(n) + 0.25*y(n-1) x, y是8bit无符号数。

Verilog99题——38-42题（Fir滤波器）

前言

不忘出芯veriloig99题的38-42题是Fir滤波器的Verilog实现

Verilog99题——31-37题（存储相关）

前言

不忘出芯veriloig99题的31-37题是存储相关。

Verilog99题——22-30题（时序逻辑基础）

前言

不忘出芯veriloig99题的22-30题是时序逻辑基础相关。

Verilog99题——12-21题

前言

1-7题是数字电路基础；
8-21题是组合逻辑相关；
这篇把剩下的组合逻辑相关的题目全部写完。

1/2顶点

有输入有输出，才是正确的学习方式

Verilog99题

Verilog99题-FIFO设计

前言

Verilog99题-57题（单脉冲信号的跨时钟域传输）

题目

Verilog99题-50-52题

前言

Verilog99题-47-49题（时钟相关）

前言

Verilog99题——45.46题（奇、偶分频）

题目

Verilog99题——43、44题（两道算法题）

题目

Verilog99题——38-42题（Fir滤波器）

前言

Verilog99题——31-37题（存储相关）

前言

Verilog99题——22-30题（时序逻辑基础）

前言

Verilog99题——12-21题

前言