Verilog没有葵花宝典——day4（组合逻辑）

题目

  1. 什么是竞争和冒险？
  2. 设计一个2-4译码器。
  3. 输入一个8bit数，输出其中1的个数。如果只能使用1bit全加器，最少需要几个？
  4. 如果一个标准单元库只有三个cell：2输入mux(o = s ？a ：b;)，TIEH(输出常数1)，TIEL(输出常数0)，如何实现以下功能？
    1. 反相器inv
    2. 缓冲器buffer
    3. 两输入与门and2
    4. 两输入或门or2
    5. 四输入的mux mux4
    6. 一位全加器 fa

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Verilog没有葵花宝典——day3（标准单元库）

题目

  1. 了解目录结构：与前端相关的比如文档(doc)，仿真模型(verilog/vhdl)，标准单元库(synopsys/symbols)。
  2. 阅读文档transition time, propagation delay等参数的定义。
  3. 阅读文档Power Dissipation/Calculation的描述。
  4. 阅读文档Delay calculation的描述。
  5. 提供了哪些类型的cell？
  6. Verilog文件中包含了哪些信息？

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Verilog没有葵花宝典——day2（门电路）

题目

  1. 画一下电路图：CMOS反相器、与非门、或非门、三态输出门、漏极开路门。
  2. 解释一下Vih，Vil，Vol，Voh，Vt，Iddq
  3. CMOS反相器的速度与哪些因素有关？什么是转换时间（transition time）和传播延迟（propagation delay）？
  4. CMOS反相器的功耗主要包括哪几部分？分别与哪些因素相关？
  5. 什么是latch-up(闩锁效应)？
  6. 相同面积的cmos与非门和或非门哪个更快？

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Verilog没有葵花宝典——day1（进制与编码）

题目

  1. bit, byte, word, dword, qword的区别。
  2. 什么是原码，反码，补码，符号-数值码。以8bit为例，给出各自表示的数值范围。
  3. 十进制转换为二进制编码： 127， （-127），127.375，（-127.375）
  4. 设计BCD译码器，输入0~9。采用verilog描述并画出门级电路图。
  5. 异步FIFO深度为17，如何设计地址格雷码？

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Verilog99题——12-21题

前言

1-7题是数字电路基础；
8-21题是组合逻辑相关；
这篇把剩下的组合逻辑相关的题目全部写完。

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verilog99题——10题

题目

010.说明代码中w1和 w2对应电路的具体区别:

wire [2:0] val; 
wire w1 = val > 0; 
wire w2 = val >= 0;

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verilog99题——5、6、7题

题目

005.十进制转换为二进制编码：127，-127，127.375，-127.375

006.画出CMOS三态缓冲器的电路原理图，解释一下高阻态。

007.什么是open-drain output？

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