数字电路时序初步及最小时钟周期计算

几个时间概念

$T_{clk}$ :时钟周期。两个时钟上升沿之间的时间。

$T_{co}$ / $T_{ctoq}$ :寄存器更新延迟。clock output delay，时钟触发到数据输出的最大延迟时间。

$T_{gate}$ / $T_{data}$ :逻辑门的延迟。一般包括传播延迟。

$T_{setup}$ :触发器的建立时间。

$T_{hold}$ :触发器的保持时间。

$T_{skew}$ :时钟偏移。同一时钟到达不同的触发器的时钟引脚经历的路径可能存在差异，造成他们的时钟上升沿不是同时出现的，这种偏差称为时钟偏移。通过使用时钟树综合工具可以有效地减少时钟偏移，但是不能消除时钟偏移。

Verilog99题-50-52题

前言

不忘出芯veriloig99题的50-52题是关于亚稳态和复位亚稳态消除问题。

Verilog没有葵花宝典——day10（PWM）

题目

用verilog实现PWM控制呼吸灯。呼吸周期2秒：1秒逐渐变亮，1秒逐渐变暗。系统时钟24MHz，pwm周期1ms，精度1us。

Verilog没有葵花宝典——day8（计数器）

题目

用verilog实现一个4bit二进制计数器。
a) 异步复位
b) 同步复位
input clk, rst_n;
output [3:0] o_cnt;

用verilog实现4bit约翰逊(Johnson)计数器。

用verilog实现4bit环形计数器：复位有效时输出0001，复位释放后依次输出0010，0100，1000，0001，0010...

比较一下以上三种计数器的特点。

记录1,2,3题目使用的工具，操作步骤，以及出现的错误和提示信息。

Verilog99题——31-37题（存储相关）

前言

不忘出芯veriloig99题的31-37题是存储相关。

Verilog没有葵花宝典——day7（串并转换）

Verilog没有葵花宝典——day6（边沿检测）

题目

复习verilog语法【选做题】

reg和wire的区别

阻塞赋值与非阻塞赋值的区别

parameter与define的区别

task与function的区别

用verilog实现边沿检测电路：上升沿，下降沿，双沿(上升或下降沿)。

记录一下第2题中用到的工具，包括工具版本，操作步骤或命令选项，遇到的错误，提示信息等。

Verilog99题——22-30题（时序逻辑基础）

前言

不忘出芯veriloig99题的22-30题是时序逻辑基础相关。

Verilog没有葵花宝典——day5（时序逻辑）

题目

dff和latch有什么区别。

什么是同步电路和异步电路。

什么是setup time和 hold time。

设计一个101序列检测器。要画出状态转移图，写verilog，并仿真测试。

Verilog99题——12-21题

前言

1-7题是数字电路基础；
8-21题是组合逻辑相关；
这篇把剩下的组合逻辑相关的题目全部写完。